|
|
#define | SYS_CONTROL_REG (0x1000U) |
| |
|
#define | SYS_CONTROL_REG_RST (0x00U) |
| |
|
#define | SYS_CONTROL_REG_SYS_SOFT_RESET_MASK (0x80U) |
| |
|
#define | SYS_CONTROL_REG_SYS_SOFT_RESET_MASK_INV (0x7FU) |
| |
|
#define | SYS_CONTROL_REG_SYS_SOFT_RESET_RST (0x00U) |
| |
|
#define | SYS_CONTROL_REG_SYS_SOFT_RESET_POS (7U) |
| |
|
#define | SYS_CONTROL_REG_SYS_STANDBY_EN_MASK (0x02U) |
| |
|
#define | SYS_CONTROL_REG_SYS_STANDBY_EN_MASK_INV (0xFDU) |
| |
|
#define | SYS_CONTROL_REG_SYS_STANDBY_EN_RST (0x00U) |
| |
|
#define | SYS_CONTROL_REG_SYS_STANDBY_EN_POS (1U) |
| |
|
#define | SYS_CONTROL_REG_DFY_ENABLE_MASK (0x01U) |
| |
|
#define | SYS_CONTROL_REG_DFY_ENABLE_MASK_INV (0xFEU) |
| |
|
#define | SYS_CONTROL_REG_DFY_ENABLE_RST (0x00U) |
| |
|
#define | SYS_CONTROL_REG_DFY_ENABLE_POS (0U) |
| |
|
#define | HIF_UART_CONFIG0_REG (0x1013U) |
| |
|
#define | HIF_UART_CONFIG0_REG_RST (0x80U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_BR_DET_EN_MASK (0x80U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_BR_DET_EN_MASK_INV (0x7FU) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_BR_DET_EN_RST (0x01U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_BR_DET_EN_POS (7U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_BR_DET_STATUS_MASK (0x60U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_BR_DET_STATUS_MASK_INV (0x9FU) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_BR_DET_STATUS_RST (0x00U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_BR_DET_STATUS_POS (5U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_FLWCTRL_MASK (0x18U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_FLWCTRL_MASK_INV (0xE7U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_FLWCTRL_RST (0x00U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_FLWCTRL_POS (3U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_BR_DIV0_VAL_MASK (0x07U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_BR_DIV0_VAL_MASK_INV (0xF8U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_BR_DIV0_VAL_RST (0x00U) |
| |
|
#define | HIF_UART_CONFIG0_REG_UART_BR_DIV0_VAL_POS (0U) |
| |
|
#define | HIF_UART_CONFIG1_REG (0x1014U) |
| |
|
#define | HIF_UART_CONFIG1_REG_RST (0x00U) |
| |
|
#define | HIF_UART_CONFIG1_REG_UART_BR_DITHER_EN_MASK (0x80U) |
| |
|
#define | HIF_UART_CONFIG1_REG_UART_BR_DITHER_EN_MASK_INV (0x7FU) |
| |
|
#define | HIF_UART_CONFIG1_REG_UART_BR_DITHER_EN_RST (0x00U) |
| |
|
#define | HIF_UART_CONFIG1_REG_UART_BR_DITHER_EN_POS (7U) |
| |
|
#define | HIF_UART_CONFIG1_REG_UART_BR_DIV1_VAL_MASK (0x7FU) |
| |
|
#define | HIF_UART_CONFIG1_REG_UART_BR_DIV1_VAL_MASK_INV (0x80U) |
| |
|
#define | HIF_UART_CONFIG1_REG_UART_BR_DIV1_VAL_RST (0x00U) |
| |
|
#define | HIF_UART_CONFIG1_REG_UART_BR_DIV1_VAL_POS (0U) |
| |
|
#define | HIF_UART_CONFIG2_REG (0x1015U) |
| |
|
#define | HIF_UART_CONFIG2_REG_RST (0x00U) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_RESET_MASK (0x80U) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_RESET_MASK_INV (0x7FU) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_RESET_RST (0x00U) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_RESET_POS (7U) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_EXT_STOPBIT_MASK (0x04U) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_EXT_STOPBIT_MASK_INV (0xFBU) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_EXT_STOPBIT_RST (0x00U) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_EXT_STOPBIT_POS (2U) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_RX_TRANS_EN_MASK (0x02U) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_RX_TRANS_EN_MASK_INV (0xFDU) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_RX_TRANS_EN_RST (0x00U) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_RX_TRANS_EN_POS (1U) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_FLWCTRL_INV_POL_MASK (0x01U) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_FLWCTRL_INV_POL_MASK_INV (0xFEU) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_FLWCTRL_INV_POL_RST (0x00U) |
| |
|
#define | HIF_UART_CONFIG2_REG_UART_FLWCTRL_INV_POL_POS (0U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG (0x1038U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RST (0x00U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_DET_RAW_MASK (0x80U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_DET_RAW_MASK_INV (0x7FU) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_DET_RAW_RST (0x00U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_DET_RAW_POS (7U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_ACT_ERROR_MASK (0x70U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_ACT_ERROR_MASK_INV (0x8FU) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_ACT_ERROR_RST (0x00U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_ACT_ERROR_POS (4U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_GEN_STATUS_MASK (0x02U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_GEN_STATUS_MASK_INV (0xFDU) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_GEN_STATUS_RST (0x00U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_GEN_STATUS_POS (1U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_DET_STATUS_MASK (0x01U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_DET_STATUS_MASK_INV (0xFEU) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_DET_STATUS_RST (0x00U) |
| |
|
#define | CL_RF_FIELD_STATUS_REG_RFF_DET_STATUS_POS (0U) |
| |
|
#define | ANA_COMP_REG (0x10E4U) |
| |
|
#define | ANA_COMP_REG_TSENSE_COMP_EN_MASK (0x20U) |
| |
|
#define | ANA_COMP_REG_TSENSE_EN_MASK (0x10U) |
| |
|
#define | DAC_TSENSE_WORD_REG (0x10AFU) |
| |
|
#define | ANA_STATUS0_REG (0x10B4U) |
| |
|
#define | ANA_STATUS0_REG_TEMPSENS_COMP_OUT_MASK (0x40U) |
| |
|
#define | PAD_GPIO1_REG (0x109AU) |
| |
|
#define | PAD_GPIO1_REG_RST (0x20U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_PE_MASK (0x80U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_PE_MASK_INV (0x7FU) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_PE_RST (0x00U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_PE_POS (7U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_SFE_MASK (0x40U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_SFE_MASK_INV (0xBFU) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_SFE_RST (0x00U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_SFE_POS (6U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_OEN_MASK (0x20U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_OEN_MASK_INV (0xDFU) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_OEN_RST (0x01U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_OEN_POS (5U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_I_MASK (0x10U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_I_MASK_INV (0xEFU) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_I_RST (0x00U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_I_POS (4U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_DS_MASK (0x08U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_DS_MASK_INV (0xF7U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_DS_RST (0x00U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_DS_POS (3U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_C_MASK (0x04U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_C_MASK_INV (0xFBU) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_C_RST (0x00U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_C_POS (2U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_IE_MASK (0x02U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_IE_MASK_INV (0xFDU) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_IE_RST (0x00U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_IE_POS (1U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_TE_MASK (0x01U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_TE_MASK_INV (0xFEU) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_TE_RST (0x00U) |
| |
|
#define | PAD_GPIO1_REG_GPIO1_TE_POS (0U) |
| |
|
#define | PAD_GPIO2_REG (0x109BU) |
| |
|
#define | PAD_GPIO2_REG_RST (0x40U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_PE_MASK (0x80U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_PE_MASK_INV (0x7FU) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_PE_RST (0x00U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_PE_POS (7U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_SFE_MASK (0x40U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_SFE_MASK_INV (0xBFU) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_SFE_RST (0x01U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_SFE_POS (6U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_OEN_MASK (0x20U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_OEN_MASK_INV (0xDFU) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_OEN_RST (0x00U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_OEN_POS (5U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_I_MASK (0x10U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_I_MASK_INV (0xEFU) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_I_RST (0x00U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_I_POS (4U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_DS_MASK (0x08U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_DS_MASK_INV (0xF7U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_DS_RST (0x00U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_DS_POS (3U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_C_MASK (0x04U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_C_MASK_INV (0xFBU) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_C_RST (0x00U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_C_POS (2U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_IE_MASK (0x02U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_IE_MASK_INV (0xFDU) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_IE_RST (0x00U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_IE_POS (1U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_TE_MASK (0x01U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_TE_MASK_INV (0xFEU) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_TE_RST (0x00U) |
| |
|
#define | PAD_GPIO2_REG_GPIO2_TE_POS (0U) |
| |
|
#define | PAD_GPIO3_REG (0x109CU) |
| |
|
#define | PAD_GPIO3_REG_RST (0x40U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_PE_MASK (0x80U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_PE_MASK_INV (0x7FU) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_PE_RST (0x00U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_PE_POS (7U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_SFE_MASK (0x40U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_SFE_MASK_INV (0xBFU) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_SFE_RST (0x01U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_SFE_POS (6U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_OEN_MASK (0x20U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_OEN_MASK_INV (0xDFU) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_OEN_RST (0x00U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_OEN_POS (5U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_I_MASK (0x10U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_I_MASK_INV (0xEFU) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_I_RST (0x00U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_I_POS (4U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_DS_MASK (0x08U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_DS_MASK_INV (0xF7U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_DS_RST (0x00U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_DS_POS (3U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_C_MASK (0x04U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_C_MASK_INV (0xFBU) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_C_RST (0x00U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_C_POS (2U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_IE_MASK (0x02U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_IE_MASK_INV (0xFDU) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_IE_RST (0x00U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_IE_POS (1U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_TE_MASK (0x01U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_TE_MASK_INV (0xFEU) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_TE_RST (0x00U) |
| |
|
#define | PAD_GPIO3_REG_GPIO3_TE_POS (0U) |
| |
|
#define | PAD_GPIO4_REG (0x109DU) |
| |
|
#define | PAD_GPIO4_REG_RST (0x20U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_PE_MASK (0x80U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_PE_MASK_INV (0x7FU) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_PE_RST (0x00U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_PE_POS (7U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_SFE_MASK (0x40U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_SFE_MASK_INV (0xBFU) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_SFE_RST (0x00U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_SFE_POS (6U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_OEN_MASK (0x20U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_OEN_MASK_INV (0xDFU) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_OEN_RST (0x01U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_OEN_POS (5U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_I_MASK (0x10U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_I_MASK_INV (0xEFU) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_I_RST (0x00U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_I_POS (4U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_DS_MASK (0x08U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_DS_MASK_INV (0xF7U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_DS_RST (0x00U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_DS_POS (3U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_C_MASK (0x04U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_C_MASK_INV (0xFBU) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_C_RST (0x00U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_C_POS (2U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_IE_MASK (0x02U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_IE_MASK_INV (0xFDU) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_IE_RST (0x00U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_IE_POS (1U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_TE_MASK (0x01U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_TE_MASK_INV (0xFEU) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_TE_RST (0x00U) |
| |
|
#define | PAD_GPIO4_REG_GPIO4_TE_POS (0U) |
| |
|
#define | PAD_GPIO5_REG (0x109EU) |
| |
|
#define | PAD_GPIO5_REG_RST (0x20U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_PE_MASK (0x80U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_PE_MASK_INV (0x7FU) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_PE_RST (0x00U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_PE_POS (7U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_SFE_MASK (0x40U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_SFE_MASK_INV (0xBFU) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_SFE_RST (0x00U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_SFE_POS (6U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_OEN_MASK (0x20U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_OEN_MASK_INV (0xDFU) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_OEN_RST (0x01U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_OEN_POS (5U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_I_MASK (0x10U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_I_MASK_INV (0xEFU) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_I_RST (0x00U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_I_POS (4U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_DS_MASK (0x08U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_DS_MASK_INV (0xF7U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_DS_RST (0x00U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_DS_POS (3U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_C_MASK (0x04U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_C_MASK_INV (0xFBU) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_C_RST (0x00U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_C_POS (2U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_IE_MASK (0x02U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_IE_MASK_INV (0xFDU) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_IE_RST (0x00U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_IE_POS (1U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_TE_MASK (0x01U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_TE_MASK_INV (0xFEU) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_TE_RST (0x00U) |
| |
|
#define | PAD_GPIO5_REG_GPIO5_TE_POS (0U) |
| |
|
#define | PAD_GPIO6_REG (0x109FU) |
| |
|
#define | PAD_GPIO6_REG_RST (0x20U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_PE_MASK (0x80U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_PE_MASK_INV (0x7FU) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_PE_RST (0x00U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_PE_POS (7U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_SFE_MASK (0x40U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_SFE_MASK_INV (0xBFU) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_SFE_RST (0x00U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_SFE_POS (6U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_OEN_MASK (0x20U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_OEN_MASK_INV (0xDFU) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_OEN_RST (0x01U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_OEN_POS (5U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_I_MASK (0x10U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_I_MASK_INV (0xEFU) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_I_RST (0x00U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_I_POS (4U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_DS_MASK (0x08U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_DS_MASK_INV (0xF7U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_DS_RST (0x00U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_DS_POS (3U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_C_MASK (0x04U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_C_MASK_INV (0xFBU) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_C_RST (0x00U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_C_POS (2U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_IE_MASK (0x02U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_IE_MASK_INV (0xFDU) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_IE_RST (0x00U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_IE_POS (1U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_TE_MASK (0x01U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_TE_MASK_INV (0xFEU) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_TE_RST (0x00U) |
| |
|
#define | PAD_GPIO6_REG_GPIO6_TE_POS (0U) |
| |
|
#define | PAD_GPIO7_REG (0x10A0U) |
| |
|
#define | PAD_GPIO7_REG_RST (0x20U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_PE_MASK (0x80U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_PE_MASK_INV (0x7FU) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_PE_RST (0x00U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_PE_POS (7U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_SFE_MASK (0x40U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_SFE_MASK_INV (0xBFU) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_SFE_RST (0x00U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_SFE_POS (6U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_OEN_MASK (0x20U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_OEN_MASK_INV (0xDFU) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_OEN_RST (0x01U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_OEN_POS (5U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_I_MASK (0x10U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_I_MASK_INV (0xEFU) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_I_RST (0x00U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_I_POS (4U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_DS_MASK (0x08U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_DS_MASK_INV (0xF7U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_DS_RST (0x00U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_DS_POS (3U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_C_MASK (0x04U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_C_MASK_INV (0xFBU) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_C_RST (0x00U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_C_POS (2U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_IE_MASK (0x02U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_IE_MASK_INV (0xFDU) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_IE_RST (0x00U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_IE_POS (1U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_TE_MASK (0x01U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_TE_MASK_INV (0xFEU) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_TE_RST (0x00U) |
| |
|
#define | PAD_GPIO7_REG_GPIO7_TE_POS (0U) |
| |
|
#define | PAD_GPIO8_REG (0x10A1U) |
| |
|
#define | PAD_GPIO8_REG_RST (0x20U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_PE_MASK (0x80U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_PE_MASK_INV (0x7FU) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_PE_RST (0x00U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_PE_POS (7U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_SFE_MASK (0x40U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_SFE_MASK_INV (0xBFU) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_SFE_RST (0x00U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_SFE_POS (6U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_OEN_MASK (0x20U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_OEN_MASK_INV (0xDFU) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_OEN_RST (0x01U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_OEN_POS (5U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_I_MASK (0x10U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_I_MASK_INV (0xEFU) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_I_RST (0x00U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_I_POS (4U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_DS_MASK (0x08U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_DS_MASK_INV (0xF7U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_DS_RST (0x00U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_DS_POS (3U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_C_MASK (0x04U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_C_MASK_INV (0xFBU) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_C_RST (0x00U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_C_POS (2U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_IE_MASK (0x02U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_IE_MASK_INV (0xFDU) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_IE_RST (0x00U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_IE_POS (1U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_TE_MASK (0x01U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_TE_MASK_INV (0xFEU) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_TE_RST (0x00U) |
| |
|
#define | PAD_GPIO8_REG_GPIO8_TE_POS (0U) |
| |
|
#define | PAD_GPIO9_REG (0x10A2U) |
| |
|
#define | PAD_GPIO9_REG_RST (0x20U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_PE_MASK (0x80U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_PE_MASK_INV (0x7FU) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_PE_RST (0x00U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_PE_POS (7U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_OEN_MASK (0x20U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_OEN_MASK_INV (0xDFU) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_OEN_RST (0x01U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_OEN_POS (5U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_I_MASK (0x10U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_I_MASK_INV (0xEFU) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_I_RST (0x00U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_I_POS (4U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_DS_MASK (0x08U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_DS_MASK_INV (0xF7U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_DS_RST (0x00U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_DS_POS (3U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_C_MASK (0x04U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_C_MASK_INV (0xFBU) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_C_RST (0x00U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_C_POS (2U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_IE_MASK (0x02U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_IE_MASK_INV (0xFDU) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_IE_RST (0x00U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_IE_POS (1U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_TE_MASK (0x01U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_TE_MASK_INV (0xFEU) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_TE_RST (0x00U) |
| |
|
#define | PAD_GPIO9_REG_GPIO9_TE_POS (0U) |
| |
|
#define | PAD_GPIO10_REG (0x10A3U) |
| |
|
#define | PAD_GPIO10_REG_RST (0x20U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_PE_MASK (0x80U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_PE_MASK_INV (0x7FU) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_PE_RST (0x00U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_PE_POS (7U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_OEN_MASK (0x20U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_OEN_MASK_INV (0xDFU) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_OEN_RST (0x01U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_OEN_POS (5U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_I_MASK (0x10U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_I_MASK_INV (0xEFU) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_I_RST (0x00U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_I_POS (4U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_DS_MASK (0x08U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_DS_MASK_INV (0xF7U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_DS_RST (0x00U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_DS_POS (3U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_C_MASK (0x04U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_C_MASK_INV (0xFBU) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_C_RST (0x00U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_C_POS (2U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_IE_MASK (0x02U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_IE_MASK_INV (0xFDU) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_IE_RST (0x00U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_IE_POS (1U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_TE_MASK (0x01U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_TE_MASK_INV (0xFEU) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_TE_RST (0x00U) |
| |
|
#define | PAD_GPIO10_REG_GPIO10_TE_POS (0U) |
| |
|
#define | PAD_GPIO11_REG (0x10A4U) |
| |
|
#define | PAD_GPIO11_REG_RST (0x20U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_PE_MASK (0x80U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_PE_MASK_INV (0x7FU) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_PE_RST (0x00U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_PE_POS (7U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_OEN_MASK (0x20U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_OEN_MASK_INV (0xDFU) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_OEN_RST (0x01U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_OEN_POS (5U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_I_MASK (0x10U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_I_MASK_INV (0xEFU) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_I_RST (0x00U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_I_POS (4U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_DS_MASK (0x08U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_DS_MASK_INV (0xF7U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_DS_RST (0x00U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_DS_POS (3U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_C_MASK (0x04U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_C_MASK_INV (0xFBU) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_C_RST (0x00U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_C_POS (2U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_IE_MASK (0x02U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_IE_MASK_INV (0xFDU) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_IE_RST (0x00U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_IE_POS (1U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_TE_MASK (0x01U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_TE_MASK_INV (0xFEU) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_TE_RST (0x00U) |
| |
|
#define | PAD_GPIO11_REG_GPIO11_TE_POS (0U) |
| |
|
#define | PAD_GPIO12_REG (0x10A5U) |
| |
|
#define | PAD_GPIO12_REG_RST (0x20U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_PE_MASK (0x80U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_PE_MASK_INV (0x7FU) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_PE_RST (0x00U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_PE_POS (7U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_OEN_MASK (0x20U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_OEN_MASK_INV (0xDFU) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_OEN_RST (0x01U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_OEN_POS (5U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_I_MASK (0x10U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_I_MASK_INV (0xEFU) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_I_RST (0x00U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_I_POS (4U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_DS_MASK (0x08U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_DS_MASK_INV (0xF7U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_DS_RST (0x00U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_DS_POS (3U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_C_MASK (0x04U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_C_MASK_INV (0xFBU) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_C_RST (0x00U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_C_POS (2U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_IE_MASK (0x02U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_IE_MASK_INV (0xFDU) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_IE_RST (0x00U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_IE_POS (1U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_TE_MASK (0x01U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_TE_MASK_INV (0xFEU) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_TE_RST (0x00U) |
| |
|
#define | PAD_GPIO12_REG_GPIO12_TE_POS (0U) |
| |
|
#define | VERSION_REG (0x10FFU) |
| |
|
#define | VERSION_REG_RST (0x21U) |
| |
|
#define | VERSION_REG_CHIP_VERSION_MASK (0xFFU) |
| |
|
#define | VERSION_REG_CHIP_VERSION_MASK_INV (0x00U) |
| |
|
#define | VERSION_REG_CHIP_VERSION_RST (0x21U) |
| |
|
#define | VERSION_REG_CHIP_VERSION_POS (0U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG (0x10BAU) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_RST (0x03U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CT_DIG_EN_MASK (0x80U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CT_DIG_EN_MASK_INV (0x7FU) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CT_DIG_EN_RST (0x00U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CT_DIG_EN_POS (7U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CP_BYPASS_UP_MASK (0x40U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CP_BYPASS_UP_MASK_INV (0xBFU) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CP_BYPASS_UP_RST (0x00U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CP_BYPASS_UP_POS (6U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CT_EN_MASK (0x08U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CT_EN_MASK_INV (0xF7U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CT_EN_RST (0x00U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CT_EN_POS (3U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CP_EN_MASK (0x04U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CP_EN_MASK_INV (0xFBU) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CP_EN_RST (0x00U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_CP_EN_POS (2U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_PRESCALER_EN_MASK (0x02U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_PRESCALER_EN_MASK_INV (0xFDU) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_PRESCALER_EN_RST (0x01U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_PRESCALER_EN_POS (1U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_VCO_EN_MASK (0x01U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_VCO_EN_MASK_INV (0xFEU) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_VCO_EN_RST (0x01U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL0_REG_VCO_EN_POS (0U) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG (0x10E3U) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_RST (0x01U) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_DSM_CLOCK_INV_EN_MASK (0x04U) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_DSM_CLOCK_INV_EN_MASK_INV (0xFBU) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_DSM_CLOCK_INV_EN_RST (0x00U) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_DSM_CLOCK_INV_EN_POS (2U) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_DSM_PROP_EN_MASK (0x02U) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_DSM_PROP_EN_MASK_INV (0xFDU) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_DSM_PROP_EN_RST (0x00U) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_DSM_PROP_EN_POS (1U) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_DSM_GEN_EN_MASK (0x01U) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_DSM_GEN_EN_MASK_INV (0xFEU) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_DSM_GEN_EN_RST (0x01U) |
| |
|
#define | ANA_DSM_CT_CONTROL4_REG_DSM_GEN_EN_POS (0U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG (0x10BDU) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_RST (0x88U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_XTAL_LDO_EN_MASK (0x80U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_XTAL_LDO_EN_MASK_INV (0x7FU) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_XTAL_LDO_EN_RST (0x01U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_XTAL_LDO_EN_POS (7U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_ADC_LDO_EN_MASK (0x40U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_ADC_LDO_EN_MASK_INV (0xBFU) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_ADC_LDO_EN_RST (0x00U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_ADC_LDO_EN_POS (6U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_RX_BB_LDO_EN_MASK (0x20U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_RX_BB_LDO_EN_MASK_INV (0xDFU) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_RX_BB_LDO_EN_RST (0x00U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_RX_BB_LDO_EN_POS (5U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_RX_MIX_LDO_EN_MASK (0x10U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_RX_MIX_LDO_EN_MASK_INV (0xEFU) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_RX_MIX_LDO_EN_RST (0x00U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_RX_MIX_LDO_EN_POS (4U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_CLOCKGEN_LDO_EN_MASK (0x08U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_CLOCKGEN_LDO_EN_MASK_INV (0xF7U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_CLOCKGEN_LDO_EN_RST (0x01U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_CLOCKGEN_LDO_EN_POS (3U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_TX_PA_LDO_EN_MASK (0x02U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_TX_PA_LDO_EN_MASK_INV (0xFDU) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_TX_PA_LDO_EN_RST (0x00U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_TX_PA_LDO_EN_POS (1U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_TX_WAVEGEN_LDO_EN_MASK (0x01U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_TX_WAVEGEN_LDO_EN_MASK_INV (0xFEU) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_TX_WAVEGEN_LDO_EN_RST (0x00U) |
| |
|
#define | ANA_PMU_LDO_CONTROL0_REG_TX_WAVEGEN_LDO_EN_POS (0U) |
| |
|
#define | ANA_TST_SIG_EN4_REG (0x10F5U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_RST (0x02U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_VSENSE_TST_EN_MASK (0x80U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_VSENSE_TST_EN_MASK_INV (0x7FU) |
| |
|
#define | ANA_TST_SIG_EN4_REG_VSENSE_TST_EN_RST (0x00U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_VSENSE_TST_EN_POS (7U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_SWP2_S2_TST_EN_MASK (0x40U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_SWP2_S2_TST_EN_MASK_INV (0xBFU) |
| |
|
#define | ANA_TST_SIG_EN4_REG_SWP2_S2_TST_EN_RST (0x00U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_SWP2_S2_TST_EN_POS (6U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_SWP1_S2_TST_EN_MASK (0x20U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_SWP1_S2_TST_EN_MASK_INV (0xDFU) |
| |
|
#define | ANA_TST_SIG_EN4_REG_SWP1_S2_TST_EN_RST (0x00U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_SWP1_S2_TST_EN_POS (5U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_DCC_ZOUT_TST_EN_MASK (0x10U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_DCC_ZOUT_TST_EN_MASK_INV (0xEFU) |
| |
|
#define | ANA_TST_SIG_EN4_REG_DCC_ZOUT_TST_EN_RST (0x00U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_DCC_ZOUT_TST_EN_POS (4U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_CLOCK_RX_LO_TST_EN_MASK (0x08U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_CLOCK_RX_LO_TST_EN_MASK_INV (0xF7U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_CLOCK_RX_LO_TST_EN_RST (0x00U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_CLOCK_RX_LO_TST_EN_POS (3U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_TX_PA_LDO_TST_EN_MASK (0x04U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_TX_PA_LDO_TST_EN_MASK_INV (0xFBU) |
| |
|
#define | ANA_TST_SIG_EN4_REG_TX_PA_LDO_TST_EN_RST (0x00U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_TX_PA_LDO_TST_EN_POS (2U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_XTAL_BUF_EN_MASK (0x02U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_XTAL_BUF_EN_MASK_INV (0xFDU) |
| |
|
#define | ANA_TST_SIG_EN4_REG_XTAL_BUF_EN_RST (0x01U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_XTAL_BUF_EN_POS (1U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_XTAL_OSC_TST_EN_MASK (0x01U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_XTAL_OSC_TST_EN_MASK_INV (0xFEU) |
| |
|
#define | ANA_TST_SIG_EN4_REG_XTAL_OSC_TST_EN_RST (0x00U) |
| |
|
#define | ANA_TST_SIG_EN4_REG_XTAL_OSC_TST_EN_POS (0U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG (0x10BBU) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_RST (0x00U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_PFD_DIV_MUX_MASK (0xC0U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_PFD_DIV_MUX_MASK_INV (0x3FU) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_PFD_DIV_MUX_RST (0x00U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_PFD_DIV_MUX_POS (6U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_PFD_REF_MUX_MASK (0x30U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_PFD_REF_MUX_MASK_INV (0xCFU) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_PFD_REF_MUX_RST (0x00U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_PFD_REF_MUX_POS (4U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_PRESCALER_PRECHARGE_MASK (0x04U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_PRESCALER_PRECHARGE_MASK_INV (0xFBU) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_PRESCALER_PRECHARGE_RST (0x00U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_PRESCALER_PRECHARGE_POS (2U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_DSM_CLOCK_SEL_MASK (0x02U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_DSM_CLOCK_SEL_MASK_INV (0xFDU) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_DSM_CLOCK_SEL_RST (0x00U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_DSM_CLOCK_SEL_POS (1U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_CP_BYPASS_DOWN_MASK (0x01U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_CP_BYPASS_DOWN_MASK_INV (0xFEU) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_CP_BYPASS_DOWN_RST (0x00U) |
| |
|
#define | ANA_CLOCK_SYNTH_CONTROL1_REG_CP_BYPASS_DOWN_POS (0U) |
| |
|
#define | ANA_DSM_CT_CONTROL1_REG (0x10E0U) |
| |
|
#define | ANA_DSM_CT_CONTROL1_REG_RST (0x00U) |
| |
|
#define | ANA_DSM_CT_CONTROL1_REG_PLL_CT_CLOCK_DIV_MASK (0xE0U) |
| |
|
#define | ANA_DSM_CT_CONTROL1_REG_PLL_CT_CLOCK_DIV_MASK_INV (0x1FU) |
| |
|
#define | ANA_DSM_CT_CONTROL1_REG_PLL_CT_CLOCK_DIV_RST (0x00U) |
| |
|
#define | ANA_DSM_CT_CONTROL1_REG_PLL_CT_CLOCK_DIV_POS (5U) |
| |
|
#define | ANA_DSM_CT_CONTROL1_REG_PLL_CT_LOW_LIMIT_MASK (0x1FU) |
| |
|
#define | ANA_DSM_CT_CONTROL1_REG_PLL_CT_LOW_LIMIT_MASK_INV (0xE0U) |
| |
|
#define | ANA_DSM_CT_CONTROL1_REG_PLL_CT_LOW_LIMIT_RST (0x00U) |
| |
|
#define | ANA_DSM_CT_CONTROL1_REG_PLL_CT_LOW_LIMIT_POS (0U) |
| |
|
#define | ANA_DSM_CT_CONTROL2_REG (0x10E1U) |
| |
|
#define | ANA_DSM_CT_CONTROL2_REG_RST (0x00U) |
| |
|
#define | ANA_DSM_CT_CONTROL2_REG_PLL_CT_UP_LIMIT_MASK (0x1FU) |
| |
|
#define | ANA_DSM_CT_CONTROL2_REG_PLL_CT_UP_LIMIT_MASK_INV (0xE0U) |
| |
|
#define | ANA_DSM_CT_CONTROL2_REG_PLL_CT_UP_LIMIT_RST (0x00U) |
| |
|
#define | ANA_DSM_CT_CONTROL2_REG_PLL_CT_UP_LIMIT_POS (0U) |
| |
|
#define | ANA_DSM_CONTROL_REG (0x10D7U) |
| |
|
#define | ANA_DSM_CONTROL_REG_RST (0x03U) |
| |
|
#define | ANA_DSM_CONTROL_REG_PRESC_FREQ_COUNT_EN_MASK (0x40U) |
| |
|
#define | ANA_DSM_CONTROL_REG_PRESC_FREQ_COUNT_EN_MASK_INV (0xBFU) |
| |
|
#define | ANA_DSM_CONTROL_REG_PRESC_FREQ_COUNT_EN_RST (0x00U) |
| |
|
#define | ANA_DSM_CONTROL_REG_PRESC_FREQ_COUNT_EN_POS (6U) |
| |
|
#define | ANA_DSM_CONTROL_REG_CLEAR_MIS_REF_FND_MASK (0x20U) |
| |
|
#define | ANA_DSM_CONTROL_REG_CLEAR_MIS_REF_FND_MASK_INV (0xDFU) |
| |
|
#define | ANA_DSM_CONTROL_REG_CLEAR_MIS_REF_FND_RST (0x00U) |
| |
|
#define | ANA_DSM_CONTROL_REG_CLEAR_MIS_REF_FND_POS (5U) |
| |
|
#define | ANA_DSM_CONTROL_REG_CLEAR_MIS_DIV_FND_MASK (0x10U) |
| |
|
#define | ANA_DSM_CONTROL_REG_CLEAR_MIS_DIV_FND_MASK_INV (0xEFU) |
| |
|
#define | ANA_DSM_CONTROL_REG_CLEAR_MIS_DIV_FND_RST (0x00U) |
| |
|
#define | ANA_DSM_CONTROL_REG_CLEAR_MIS_DIV_FND_POS (4U) |
| |
|
#define | ANA_DSM_CONTROL_REG_GEN_PRBS_IL_MASK (0x08U) |
| |
|
#define | ANA_DSM_CONTROL_REG_GEN_PRBS_IL_MASK_INV (0xF7U) |
| |
|
#define | ANA_DSM_CONTROL_REG_GEN_PRBS_IL_RST (0x00U) |
| |
|
#define | ANA_DSM_CONTROL_REG_GEN_PRBS_IL_POS (3U) |
| |
|
#define | ANA_DSM_CONTROL_REG_PRBS_EN_MASK (0x04U) |
| |
|
#define | ANA_DSM_CONTROL_REG_PRBS_EN_MASK_INV (0xFBU) |
| |
|
#define | ANA_DSM_CONTROL_REG_PRBS_EN_RST (0x00U) |
| |
|
#define | ANA_DSM_CONTROL_REG_PRBS_EN_POS (2U) |
| |
|
#define | ANA_DSM_CONTROL_REG_DSM_SEL_MASK (0x03U) |
| |
|
#define | ANA_DSM_CONTROL_REG_DSM_SEL_MASK_INV (0xFCU) |
| |
|
#define | ANA_DSM_CONTROL_REG_DSM_SEL_RST (0x03U) |
| |
|
#define | ANA_DSM_CONTROL_REG_DSM_SEL_POS (0U) |
| |
|
#define | ANA_CLOCK_CALIB_REG (0x10B5U) |
| |
|
#define | ANA_CLOCK_CALIB_REG_RST (0x10U) |
| |
|
#define | ANA_CLOCK_CALIB_REG_XTAL_STARTUP_OFF_MASK (0x80U) |
| |
|
#define | ANA_CLOCK_CALIB_REG_XTAL_STARTUP_OFF_MASK_INV (0x7FU) |
| |
|
#define | ANA_CLOCK_CALIB_REG_XTAL_STARTUP_OFF_RST (0x00U) |
| |
|
#define | ANA_CLOCK_CALIB_REG_XTAL_STARTUP_OFF_POS (7U) |
| |
|
#define | ANA_CLOCK_CALIB_REG_XTAL_REFDIV_SEL_MASK (0x60U) |
| |
|
#define | ANA_CLOCK_CALIB_REG_XTAL_REFDIV_SEL_MASK_INV (0x9FU) |
| |
|
#define | ANA_CLOCK_CALIB_REG_XTAL_REFDIV_SEL_RST (0x00U) |
| |
|
#define | ANA_CLOCK_CALIB_REG_XTAL_REFDIV_SEL_POS (5U) |
| |
|
#define | ANA_CLOCK_CALIB_REG_LPO_TRIM_MASK (0x1FU) |
| |
|
#define | ANA_CLOCK_CALIB_REG_LPO_TRIM_MASK_INV (0xE0U) |
| |
|
#define | ANA_CLOCK_CALIB_REG_LPO_TRIM_RST (0x10U) |
| |
|
#define | ANA_CLOCK_CALIB_REG_LPO_TRIM_POS (0U) |
| |
|
#define | ANA_DSM_DIV_INT_REG (0x10DAU) |
| |
|
#define | ANA_DSM_DIV_INT_REG_RST (0x38U) |
| |
|
#define | ANA_DSM_DIV_INT_REG_DSM_DIV_INT_MASK (0x7FU) |
| |
|
#define | ANA_DSM_DIV_INT_REG_DSM_DIV_INT_MASK_INV (0x80U) |
| |
|
#define | ANA_DSM_DIV_INT_REG_DSM_DIV_INT_RST (0x38U) |
| |
|
#define | ANA_DSM_DIV_INT_REG_DSM_DIV_INT_POS (0U) |
| |
|
#define | ANA_DSM_DIV_FRAC0_REG (0x10DBU) |
| |
|
#define | ANA_DSM_DIV_FRAC0_REG_RST (0x00U) |
| |
|
#define | ANA_DSM_DIV_FRAC0_REG_DSM_DIV_FRAC_L_MASK (0xFCU) |
| |
|
#define | ANA_DSM_DIV_FRAC0_REG_DSM_DIV_FRAC_L_MASK_INV (0x03U) |
| |
|
#define | ANA_DSM_DIV_FRAC0_REG_DSM_DIV_FRAC_L_RST (0x00U) |
| |
|
#define | ANA_DSM_DIV_FRAC0_REG_DSM_DIV_FRAC_L_POS (2U) |
| |
|
#define | ANA_DSM_DIV_FRAC0_REG_DSM_DIV_FRAC_MSB_MASK (0x02U) |
| |
|
#define | ANA_DSM_DIV_FRAC0_REG_DSM_DIV_FRAC_MSB_MASK_INV (0xFDU) |
| |
|
#define | ANA_DSM_DIV_FRAC0_REG_DSM_DIV_FRAC_MSB_RST (0x00U) |
| |
|
#define | ANA_DSM_DIV_FRAC0_REG_DSM_DIV_FRAC_MSB_POS (1U) |
| |
|
#define | ANA_DSM_DIV_FRAC1_REG (0x10DCU) |
| |
|
#define | ANA_DSM_DIV_FRAC1_REG_RST (0x00U) |
| |
|
#define | ANA_DSM_DIV_FRAC1_REG_DSM_DIV_FRAC_M_MASK (0xFFU) |
| |
|
#define | ANA_DSM_DIV_FRAC1_REG_DSM_DIV_FRAC_M_MASK_INV (0x00U) |
| |
|
#define | ANA_DSM_DIV_FRAC1_REG_DSM_DIV_FRAC_M_RST (0x00U) |
| |
|
#define | ANA_DSM_DIV_FRAC1_REG_DSM_DIV_FRAC_M_POS (0U) |
| |
|
#define | ANA_DSM_DIV_FRAC2_REG (0x10DDU) |
| |
|
#define | ANA_DSM_DIV_FRAC2_REG_RST (0x00U) |
| |
|
#define | ANA_DSM_DIV_FRAC2_REG_DSM_DIV_FRAC_H_MASK (0xFFU) |
| |
|
#define | ANA_DSM_DIV_FRAC2_REG_DSM_DIV_FRAC_H_MASK_INV (0x00U) |
| |
|
#define | ANA_DSM_DIV_FRAC2_REG_DSM_DIV_FRAC_H_RST (0x00U) |
| |
|
#define | ANA_DSM_DIV_FRAC2_REG_DSM_DIV_FRAC_H_POS (0U) |
| |
|
#define | ANA_DSM_CT_CONTROL0_REG (0x10DFU) |
| |
|
#define | ANA_DSM_CT_CONTROL0_REG_RST (0x10U) |
| |
|
#define | ANA_DSM_CT_CONTROL0_REG_PLL_CT_VALUE_MASK (0x1FU) |
| |
|
#define | ANA_DSM_CT_CONTROL0_REG_PLL_CT_VALUE_MASK_INV (0xE0U) |
| |
|
#define | ANA_DSM_CT_CONTROL0_REG_PLL_CT_VALUE_RST (0x10U) |
| |
|
#define | ANA_DSM_CT_CONTROL0_REG_PLL_CT_VALUE_POS (0U) |
| |
|
#define | ANA_STATUS0_REG (0x10B4U) |
| |
|
#define | ANA_STATUS0_REG_RST (0x00U) |
| |
|
#define | ANA_STATUS0_REG_ANAMUX_COMP_OUT_MASK (0x80U) |
| |
|
#define | ANA_STATUS0_REG_ANAMUX_COMP_OUT_MASK_INV (0x7FU) |
| |
|
#define | ANA_STATUS0_REG_ANAMUX_COMP_OUT_RST (0x00U) |
| |
|
#define | ANA_STATUS0_REG_ANAMUX_COMP_OUT_POS (7U) |
| |
|
#define | ANA_STATUS0_REG_TEMPSENS_COMP_OUT_MASK (0x40U) |
| |
|
#define | ANA_STATUS0_REG_TEMPSENS_COMP_OUT_MASK_INV (0xBFU) |
| |
|
#define | ANA_STATUS0_REG_TEMPSENS_COMP_OUT_RST (0x00U) |
| |
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#define | ANA_STATUS0_REG_TEMPSENS_COMP_OUT_POS (6U) |
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#define | ANA_STATUS0_REG_TSENSE_ERR_MASK (0x20U) |
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#define | ANA_STATUS0_REG_TSENSE_ERR_MASK_INV (0xDFU) |
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#define | ANA_STATUS0_REG_TSENSE_ERR_RST (0x00U) |
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#define | ANA_STATUS0_REG_TSENSE_ERR_POS (5U) |
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#define | ANA_STATUS0_REG_REF_CLOCK_AVAIL_MASK (0x10U) |
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#define | ANA_STATUS0_REG_REF_CLOCK_AVAIL_MASK_INV (0xEFU) |
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#define | ANA_STATUS0_REG_REF_CLOCK_AVAIL_RST (0x00U) |
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#define | ANA_STATUS0_REG_REF_CLOCK_AVAIL_POS (4U) |
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#define | ANA_STATUS0_REG_ADC_STROBE_ACTIVE_MASK (0x08U) |
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#define | ANA_STATUS0_REG_ADC_STROBE_ACTIVE_MASK_INV (0xF7U) |
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#define | ANA_STATUS0_REG_ADC_STROBE_ACTIVE_RST (0x00U) |
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#define | ANA_STATUS0_REG_ADC_STROBE_ACTIVE_POS (3U) |
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#define | ANA_STATUS0_REG_TX_PA_IERR_FILTERED_STATUS_MASK (0x04U) |
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#define | ANA_STATUS0_REG_TX_PA_IERR_FILTERED_STATUS_MASK_INV (0xFBU) |
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#define | ANA_STATUS0_REG_TX_PA_IERR_FILTERED_STATUS_RST (0x00U) |
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#define | ANA_STATUS0_REG_TX_PA_IERR_FILTERED_STATUS_POS (2U) |
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#define | ANA_STATUS0_REG_TX_PA_IERR_CLIMIT_STATUS_MASK (0x02U) |
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#define | ANA_STATUS0_REG_TX_PA_IERR_CLIMIT_STATUS_MASK_INV (0xFDU) |
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#define | ANA_STATUS0_REG_TX_PA_IERR_CLIMIT_STATUS_RST (0x00U) |
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#define | ANA_STATUS0_REG_TX_PA_IERR_CLIMIT_STATUS_POS (1U) |
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#define | ANA_STATUS0_REG_TX_PA_IERR_CFOLD_STATUS_MASK (0x01U) |
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#define | ANA_STATUS0_REG_TX_PA_IERR_CFOLD_STATUS_MASK_INV (0xFEU) |
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#define | ANA_STATUS0_REG_TX_PA_IERR_CFOLD_STATUS_RST (0x00U) |
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#define | ANA_STATUS0_REG_TX_PA_IERR_CFOLD_STATUS_POS (0U) |
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#define | CL_RX_CONFIG1_REG (0x1041U) |
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#define | CL_RX_CONFIG1_REG_RST (0x00U) |
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#define | CL_RX_CONFIG1_REG_RX_TYPEB_PRIME_EN_MASK (0x04U) |
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#define | CL_RX_CONFIG1_REG_RX_TYPEB_PRIME_EN_MASK_INV (0xFBU) |
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#define | CL_RX_CONFIG1_REG_RX_TYPEB_PRIME_EN_RST (0x00U) |
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#define | CL_RX_CONFIG1_REG_RX_TYPEB_PRIME_EN_POS (2U) |
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#define | CL_RX_CONFIG1_REG_RX_SOF_ONLY_EN_MASK (0x02U) |
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#define | CL_RX_CONFIG1_REG_RX_SOF_ONLY_EN_MASK_INV (0xFDU) |
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#define | CL_RX_CONFIG1_REG_RX_SOF_ONLY_EN_RST (0x00U) |
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#define | CL_RX_CONFIG1_REG_RX_SOF_ONLY_EN_POS (1U) |
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#define | CL_RX_CONFIG1_REG_RX_SKIP_1ST_CRC_BYTE_EN_MASK (0x80U) |
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#define | CL_RX_CONFIG1_REG_RX_SKIP_1ST_CRC_BYTE_EN_MASK_INV (0x7FU) |
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#define | CL_RX_CONFIG1_REG_RX_SKIP_1ST_CRC_BYTE_EN_MASK_RST (0x00U) |
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#define | CL_RX_CONFIG1_REG_RX_SKIP_1ST_CRC_BYTE_EN_POS (7U) |
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#define | CL_TX_CONFIG1_REG (0x103CU) |
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#define | CL_TX_CONFIG1_REG_RST (0x00U) |
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#define | CL_TX_CONFIG1_REG_RX_SKIP_1ST_CRC_BYTE_EN_MASK (0x80U) |
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#define | CL_TX_CONFIG1_REG_RX_SKIP_1ST_CRC_BYTE_EN_MASK_INV (0x7FU) |
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#define | CL_TX_CONFIG1_REG_RX_SKIP_1ST_CRC_BYTE_EN_MASK_RST (0x00U) |
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#define | CL_TX_CONFIG1_REG_RX_SKIP_1ST_CRC_BYTE_EN_POS (7U) |
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#define | ANA_DSM_CT_CONTROL3_REG (0x10E2U) |
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#define | ANA_TST_RX_TEST_EN0_REG (0x10EFU) |
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#define | ANA_CLOCK_CONTROL0_REG (0x10B6U) |
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#define | ANA_RX_ADC_CONTROL0_REG (0x10BFU) |
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#define | ANA_RX_ADC_CONTROL1_REG (0x10C0U) |
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#define | ANA_RX_BB_CONTROL0_REG (0x10C1U) |
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#define | SYS_TEST_CONTROL3_REG (0x10A9U) |
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#define | SYS_TEST_CONTROL5_REG (0x10ABU) |
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#define | CL_DRX_DBG_BUS_SEL_REG (0x108DU) |
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#define | SYS_TEST_CONTROL4_REG (0x10AAU) |
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#define | SYS_TEST_CONTROL1_REG (0x10A7U) |
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#define | ANA_TST_ANAMUX0_REG (0x10E6U) |
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#define | ANA_TST_ANAMUX1_REG (0x10E7U) |
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#define | ANA_TST_ANAMUX2_REG (0x10E8U) |
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#define | ANA_TST_ANAMUX3_REG (0x10E9U) |
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#define | ANA_TST_ANAMUX4_REG (0x10EAU) |
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#define | CL_DRX_DBG_DAC_SEL_REG (0x108CU) |
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#define | CL_DRX_DBG_SCAL_SEL_REG (0x108EU) |
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#define | ANA_TST_RX_ANAMUX_REG (0x10EEU) |
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#define | ANA_TST_SIG_EN3_REG (0x10F4U) |
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#define | ANA_TST_RX_TEST_EN0_REG (0x10EFU) |
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#define | SYS_TEST_CONTROL1_REG (0x10A7U) |
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#define | ADC_WORD_I_REG (0x10B0U) |
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#define | ADC_WORD_Q_REG (0x10B1U) |
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#define | ANA_RX_RF_CONTROL0_REG (0x10C5U) |
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#define | ANA_RX_RF_CONTROL1_REG (0x10C6U) |
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#define | ANA_RX_BB_CONTROL3_REG (0x10C4U) |
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#define | ANA_RX_CALIB2_REG (0x10F9U) |
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#define | ANA_TX_CONTROL_REG (0x10CFU) |
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#define | HIF_RBF_LEN_REG (0x100EU) |
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#define | ANA_RX_AUX_DAC_REG (0x10C8U) |
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