概览
描述
8V19N490 是一款完全集成的 FemtoClock® NG 抖动衰减器和时钟合成器,是用于无线基站无线电设备板的调理和频率/相位管理的高性能时钟解决方案。 该器件经过优化,可提供出色的相位噪声性能,满足 GSM、WCDMA、LTE 和 LTE-A 无线电板实施的要求。 该器件支持 JESD204B 子类 0 和 1 时钟。
两级 PLL 架构支持抖动衰减和倍频。 第一级 PLL 是抖动衰减器,使用外部 VCXO 来实现最佳的相位噪声特性。 第二级 PLL 锁定 VCXO-PLL 输出信号并合成目标频率。
该器件支持从所选 VCO 和低频同步信号(SYSREF)生成高频时钟。 SYSREF 信号在内部与时钟信号同步。 另外还具有延时功能,可实现系统参考信号和时钟信号之间的调整和可控相位延迟,并能调整/延迟个别输出信号。 对四个冗余输入端进行活动监控。 该器件提供了四种可选的时钟切换模式,用于处理时钟输入故障情况。 增加了自动锁定、单独可编程的输出分频器和相位调整功能,以提高灵活性。 该器件通过三线 SPI 接口进行配置,并通过内部寄存器和锁定检测(LOCK)输出报告锁定和信号丢失状态。 内部状态位变化也可通过 nINT 输出报告。 8V19N490 是无线基础设施、雷达/成像和仪器/医疗应用中驱动转换器电路的理想之选。
有关评估板和材料的信息,请联系您当地的销售代表。
特性
- 高性能时钟 RF-PLL,支持 JESD204B
- 针对低相位噪声进行了优化:-150dBc/Hz(800kHz 偏移;245.76MHz 时钟)
- 积分相位噪声:52fs RMS(典型值,12kHz–20MHz)
- 双 PLL 架构
- 带外部 VCXO 的第一级 PLL 级,可衰减时钟抖动
- 带内部 FemtoClock NG PLL 的第二级 PLL:2949.12MHz
- 3932.16MHz:参见 8V19N492-39
- 3686.4MHz:参见 8V19N491-36
- 2457.6MHz:参见 8V19N490-24 和 8V19N491-24
- 1966.08MHz:参见 8V19N490-19
- 六个输出通道,共 19 个输出,分为:
- 四个 JESD204B 通道(器件时钟和 SYSREF 输出),具有二路、四路和六路输出
- 一个时钟通道,两个输出
- 一个 VCXO 输出
- 可配置整数时钟分频器
- 支持的时钟输出频率包括:2949.12、1474.56、983.04、491.52、245.76、122.88
- 低功耗 LVPECL/LVDS 输出支持可配置的信号幅度、直流和交流耦合以及 LVPECL、LVDS 线路端接技术
- 相位延迟电路:
- 时钟相位延迟,256 步 339ps,范围 0 至 86.466ns
- 具有八级 169ps 的独立 SYSREF 相位延迟
- 额外的单个 SYSREF 精细相位延迟,步长 25ps
- 全局 SYSREF 信号延迟,256 步 339ps,范围 0 至 86.466ns
- 冗余输入时钟架构有四个输入端,包括:
- 输入活动监控
- 手动和自动、故障触发时钟选择模式
- 优先控制时钟选择
- 数字保持和无中断切换
- 差分输入接受 LVDS 和 LVPECL 信号
- SYSREF 生成模式包括 JESD204B 的内部和外部触发模式
- 供电电压:3.3V
- SPI 和控制 I/O 电压:1.8V/3.3V(可选)
- 封装:11 x 11 mm 100-CABGA
产品对比
应用
设计和开发
产品选项
当前筛选条件
视频和培训
新闻和博客
瑞萨电子拓展5G毫米波产品阵容,推出具有卓越发射器输出功率性能的波束成形器 | 新闻 | 2021年11月10日 |
Benefits of a Point-of-Use Clock for Jitter Optimization | 博客 | 2021年4月27日 |
A Reference Design Saved My Bacon | 博客 | 2018年4月27日 |
IDT Introduces Timing Solutions for Cavium Processors | 新闻 | 2017年12月18日 |