瑞萨电子时钟分配产品用于在使用或不使用锁相环路 (PLL) 的情况下,在系统中调节、操纵并分配时钟信号。 这些器件非常适合于大多数输入信号质量良好的应用,其目标是缓冲、扇出、分配或多路复用输入信号。 单输出时钟缓冲器还用于将时钟从一个信号标准转化成另一个标准(例如,将 LVCMOS 输入转化成 LVPECL 输出)。

作为计时解决方案的行业领导者,瑞萨提供丰富的时钟缓冲器、时钟分配和多路复用器解决方案组合,可满足几乎任何应用的需求。 瑞萨拥有最广泛的时钟分配器件产品组合,可支持差分信号。 这些器件支持的最常见的 I/O 级信号包括 LVDS、LVPECL、HCSL、LVCMOS、CML、HSTL、SSTL 等。

选择时钟分配器件

时钟分配器件可采用多种方法分类。 在某些情况下,设计人员可能希望获得输入时钟,然后将其分配给多个目标,而无需修改时钟频率。 在其它情况下,设计人员可能需使用其它时钟对其进行分频或复用

另外,在一些时钟分配应用中可能需要零延迟缓冲器。 零延迟缓冲器是基于 PLL 的器件,可重新生成带有扇出的输入时钟信号以驱动多个负载。 大多数器件的延迟可通过外部反馈路径进行调节。

关于时钟分配网络
时钟分配网络(通常称为时钟树)可将来自一个共同来源的时钟信号分配至需要信号的所有电气元件。 此功能对于同步系统的操作非常重要,为了实现时钟信号及其分配中使用的电气网络的特征,必须对该功能给予足够的重视。 对时钟分配网络进行适当设计可以确保关键计时要求得到满足,从而实现可靠操作和最佳性能。

分类

时钟分频器

分配和缓冲输入频率的时钟分频器选择

时钟多路复用器(MUX)

在多个时钟信号输入之间实现快速切换的 IC

时钟缓冲器和驱动器

在各个系统中用于时钟和信号分配的理想 IC

零延迟缓冲器 (ZDB)

在输出端提供输入时钟的同步拷贝的缓冲器

文档

Document title Document type 类型 日期 日期
PDF 872 KB 概览
PDF 2.40 MB 概览
PDF 217 KB 概览
3 items