特性
- Four 0.7V current-mode differential HCSL output pairs
- PCIe Gen 3 jitter < 0.6ps RMS in ZDB mode
- PCIe Gen 4 additive jitter < 0.1ps RMS in fanout mode
- SPS internal receiver bias network keeps the input clock parked when input is floating
- Supports both 85Ω and 100Ω output impedance with appropriate resistor selection
- OE# pins default to controlling outputs
- Supports zero delay buffer mode and fanout mode
- Selectable PLL bandwidth; minimizes jitter peaking in downstream PLLs
- Spread spectrum compatible
- Three selectable SMBus addresses
描述
The 9DB436 is a zero delay/fanout buffer for PCI Express™ clocking. It supports PCIe Gen 1–3 in zero delay mode and PCIe Gen 1–4 in fanout mode. The 9DB436 also features a Safe Power Sequence (SPS) clock input. The 9DB436 is a pin-compatible upgrade to the 9DB433 and 9DB434.
应用
- Riser cards
- Storage
- Networking
- JBOD
| Part Number | Status | Samples | Stock | Package | Lead Count (#) | Carrier Type | Moisture Sensitivity Level (MSL) | Qty. per Reel (#) | Qty. per Carrier (#) | Pb (Lead) Free | Pb Free Category | Temp. Range (°C) |
|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 9DB436AGILF | Obsolete | N/A | Out of Stock | TSSOP | 28# | Tube | 1 | 0 | 50# | Yes | e3 Sn | -40 to 85°C |
| 9DB436AGILFT | Obsolete | N/A | Out of Stock | TSSOP | 28# | Reel | 1 | 2000# | 0 | Yes | e3 Sn | -40 to 85°C |
- 应用说明英语PDF 495 KB 7WDXRDKU4E7E-5-57312 2014年5月12日
- 产品简述英语PDF 378 KB 7WDXRDKU4E7E-6-1169 2012年8月14日
推荐文档 (1)
数据手册 (1)
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
- 应用说明英语PDF 495 KB 7WDXRDKU4E7E-5-57312 2014年5月12日查看更多 (7)
应用说明和白皮书 (7)
产品通告（产品变更、EOL 等） (1)
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
- 产品简述英语PDF 378 KB 7WDXRDKU4E7E-6-1169 2012年8月14日
营销资料 (3)
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
筛选
当前筛选条件
软件与工具
按类型筛选
按供应商筛选
样例程序
按应用筛选
按功能筛选
按编译器筛选
按 IDE 筛选
模拟模型
Partner Solutions
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
模拟模型 (1)
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
This is the first video in our PCIe series. In this video, we define PCIe architectures, focusing on common and separate clock architectures. Watch the rest of the video series below where Ron will cover the impact of different timing architectures.
In this episode, Ron Wade from IDT (acquired by Renesas) explains PCIe common clocking and its impact on timing solutions. Learn about using a single clock source, fan-out buffers, and the considerations for spread spectrum and non-spread spectrum clocking in PCIe systems.
In this video, we explore PCIe with separate reference clocks and the effects of clock selection. Learn how separate reference clocks work and their impact on system performance and stability.
This video provides a high-level overview of Separate Reference Clock with Independent Spread (SRIS) architectures for PCI Express systems, additional performance requirements that this clocking architecture imposes on the reference clocks, and some system implications encountered trying to implement the architecture.
IDT (acquired by Renesas) engineer provides a brief tutorial on why zero delay buffers (ZDBs) are offered with two different bandwidths (1 MHz and 3 MHz). The reason has to do with jitter peaking when cascading PLLs.
Presented by Ron Wade, PCI Express timing expert.
