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RMQS3A3618DGBA-302

过时

36-Mbit QDR™ II SRAM 4-word Burst

特性

  • Power Supply 1.8 V for core (VDD), 1.4 V to VDD for I/O (VDDQ)
  • Clock Fast clock cycle time for high bandwidth Two input clocks (K and /K) for precise DDR timing at clock rising edges only Two input clocks for output data (C and /C) to minimize clock skew and flight time mismatches Two output echo clocks (CQ and /CQ) simplify data capture in high-speed systems Clock-stop capability with μs restart
  • I/O Separate independent read and write data ports with concurrent transactions 100% bus utilization DDR read and write operation HSTL I/O User programmable output impedance PLL circuitry for wide output data valid window and future frequency scaling
  • Function Four-tick burst for reduced address frequency Internally self-timed write control Simple control logic for easy depth expansion JTAG 1149.1 compatible test access port
  • Package 165 FBGA package (13 x 15 x 1.4 mm)

描述

The RMQS3A3636DGBA is a 1, 048, 576-word by 36-bit and the RMQS3A3618DGBA is a 2, 097, 152-word by 18-bit synchronous quad data rate static RAM fabricated with advanced CMOS technology using full CMOS six-transistor memory cell. It integrates unique synchronous peripheral circuitry and a burst counter. All input registers are controlled by an input clock pair (K and /K) and are latched on the positive edge of K and /K. These products are suitable for applications which require synchronous operation, High-Speed, low voltage, high density and wide bit configuration. These products are packaged in 165-pin plastic FBGA package.

Part NumberStatusSamplesStockRoHSPackageCarrier TypeMoisture Sensitivity Level (MSL)
RMQS3A3618DGBA-302#AC0ObsoleteN/AOut of StockRoHS:EN
RoHS:JA
LBGATray3
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    应用说明和白皮书 (2)

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  2. 应用说明
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    电容传感器微控制器 QE for Capacitive Touch “ 高级模式"调整的参数设置指南
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    产品通告（产品变更、EOL 等） (4)

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    End Of Life Notice [SAF-B-24-0008]
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  4. 产品变更通告
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模拟模型

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