封装信息
| CAD 模型: | View CAD Model |
| Pkg. Type: | CABGA |
| Pkg. Code: | BDG100 |
| Lead Count (#): | 100 |
| Pkg. Dimensions (mm): | 11.0 x 11.0 x 1.2 |
| Pitch (mm): | 1 |
环境和出口类别
| Moisture Sensitivity Level (MSL) | 3 |
| Pb (Lead) Free | Yes |
| ECCN (US) | EAR99 |
| HTS (US) | 8542.39.0090 |
产品属性
| Lead Count (#) | 100 |
| Carrier Type | Tray |
| Moisture Sensitivity Level (MSL) | 3 |
| Qty. per Reel (#) | 0 |
| Qty. per Carrier (#) | 168 |
| Pb (Lead) Free | Yes |
| Pb Free Category | e1 SnAgCu |
| Temp. Range (°C) | -40 to 85°C |
| Accepts Spread Spec Input | No |
| Additive Phase Jitter Typ RMS (fs) | 52 |
| Additive Phase Jitter Typ RMS (ps) | 0.052 |
| Adjustable Phase | Yes |
| Advanced Features | Holdover, Phase Delay, Input Switching, JESD204B, Programmable Clock |
| Channels (#) | 1 |
| Core Voltage (V) | 3.3V |
| DPLL Channels (#) | 0 |
| Feedback Divider Resolution (bits) | 12 |
| Fractional Output Dividers (#) | 0 |
| Frequency Plan | 2949.12 / Output_Divider |
| Input Freq (MHz) | 1.92 - 2000 |
| Input Redundancy | Input Monitor, Auto-switch, Manual switch, Revertive and non-revertive switch, Holdover |
| Input Ref. Divider Resolution (bits) | 12 |
| Input Type | LVDS, LVPECL |
| Inputs (#) | 4 |
| JESD204B/C Compliant | Yes |
| Length (mm) | 11 |
| Loop Bandwidth Range (Hz) | 20 - 100 |
| MOQ | 168 |
| Noise Floor (dBc/Hz) | -160 |
| Output Banks (#) | 5 |
| Output Divider Resolution (bits) | 8 |
| Output Freq Range (MHz) | 18.432 - 2949.12 |
| Output Skew (ps) | 100 |
| Output Type | LVDS, LVPECL |
| Output Voltage (V) | 3.3V |
| Outputs (#) | 18 |
| PLL | Yes |
| Package Area (mm²) | 64 |
| Phase Jitter Typ RMS (fs) | 52 |
| Phase Jitter Typ RMS (ps) | 0.052 |
| Phase Noise Supports GSM | Yes |
| Pitch (mm) | 1 |
| Pkg. Dimensions (mm) | 11.0 x 11.0 x 1.2 |
| Pkg. Type | CABGA |
| Ports (#) | 1 |
| Price (USD) | $14.06853 |
| Product Category | JESD204B/C |
| Prog. Clock | Yes |
| Requires Terms and Conditions | Does not require acceptance of Terms and Conditions |
| Supply Voltage (V) | 3.3 - 3.3 |
| Synthesis Mode | Integer |
| Tape & Reel | No |
| Thickness (mm) | 1.2 |
| Width (mm) | 11 |
| Xtal Freq (KHz) | 30720 - 250000 |
| 已发布 | No |
有关 8V19N490 的资源
描述
8V19N490 是一款完全集成的 FemtoClock® NG 抖动衰减器和时钟合成器，是用于无线基站无线电设备板的调理和频率/相位管理的高性能时钟解决方案。 该器件经过优化，可提供出色的相位噪声性能，满足 GSM、WCDMA、LTE 和 LTE-A 无线电板实施的要求。 该器件支持 JESD204B 子类 0 和 1 时钟。
两级 PLL 架构支持抖动衰减和倍频。 第一级 PLL 是抖动衰减器，使用外部 VCXO 来实现最佳的相位噪声特性。 第二级 PLL 锁定 VCXO-PLL 输出信号并合成目标频率。
该器件支持从所选 VCO 和低频同步信号（SYSREF）生成高频时钟。 SYSREF 信号在内部与时钟信号同步。 另外还具有延时功能，可实现系统参考信号和时钟信号之间的调整和可控相位延迟，并能调整/延迟个别输出信号。 对四个冗余输入端进行活动监控。 该器件提供了四种可选的时钟切换模式，用于处理时钟输入故障情况。 增加了自动锁定、单独可编程的输出分频器和相位调整功能，以提高灵活性。 该器件通过三线 SPI 接口进行配置，并通过内部寄存器和锁定检测（LOCK）输出报告锁定和信号丢失状态。 内部状态位变化也可通过 nINT 输出报告。 8V19N490 是无线基础设施、雷达/成像和仪器/医疗应用中驱动转换器电路的理想之选。
有关评估板和材料的信息，请联系您当地的销售代表。