| CAD 模型: | View CAD Model |
| Pkg. Type: | VFQFPN |
| Pkg. Code: | NLG64 |
| Lead Count (#): | 64 |
| Pkg. Dimensions (mm): | 9.0 x 9.0 x 0.9 |
| Pitch (mm): | 0.5 |
| Moisture Sensitivity Level (MSL) | 3 |
| Pb (Lead) Free | Yes |
| ECCN (US) | EAR99 |
| HTS (US) | 8542.39.0090 |
| Lead Count (#) | 64 |
| Carrier Type | Tray |
| Moisture Sensitivity Level (MSL) | 3 |
| Qty. per Reel (#) | 0 |
| Qty. per Carrier (#) | 207 |
| Pb (Lead) Free | Yes |
| Pb Free Category | e3 Sn |
| Temp. Range (°C) | -40 to 85°C (Tc ≤ 105°C) |
| Country of Assembly | TAIWAN |
| Country of Wafer Fabrication | SINGAPORE |
| 105°C Max. Case Temp. | 1 |
| Adjustable Phase | Yes |
| Advanced Features | JESD204B, Dual Buffer, Individual output bank enable, Individual output enable, Per-bank divider, Universal outputs |
| Channels (#) | 2 |
| Core Voltage (V) | 3.3 |
| Divider Value | 1, 2, 3, 4, 6, 8, 12, 16, 24 |
| Function | Buffer, Divider |
| Input Freq (MHz) | 3000 |
| Input Type | LVPECL, LVDS |
| Inputs (#) | 2 |
| Length (mm) | 9 |
| Longevity | 2040 四月 |
| MOQ | 207 |
| Noise Floor (dBc/Hz) | -158.8 |
| Output Banks (#) | 4 |
| Output Freq Range (MHz) | 3000 |
| Output Skew (ps) | 100 |
| Output Type | LVPECL, LVDS |
| Output Voltage (V) | 3.3 |
| Outputs (#) | 16 |
| Package Area (mm²) | 81 |
| Pitch (mm) | 0.5 |
| Pkg. Dimensions (mm) | 9.0 x 9.0 x 0.9 |
| Pkg. Type | VFQFPN |
| Price (USD) | $12.92269 |
| Product Category | Clock Buffers & Drivers, RF Buffers |
| Requires Terms and Conditions | Requires acceptance of Terms and Conditions |
| Supply Voltage (V) | 3.3 - 3.3 |
| Tape & Reel | No |
| Thickness (mm) | 0.9 |
| Width (mm) | 9 |
| 已发布 | No |
8V79S683 是一款完全集成的时钟和 SYSREF 信号扇出缓冲器,适用于 JESD204B/C 应用。 该器件是专为无线基站无线电设备电路板设计的高性能时钟和转换器同步解决方案,符合 JESD204B/C 子类 0、1 和 2 标准。 该器件的主要功能是分配和扇出由 JESB204B 时钟发生器(如 IDT 8V19N490)生成的高频时钟和低频系统参考信号,从而扩展其扇出功能并提供额外的相位延迟。 8V79S683 经过优化,可提供相位噪声极低的时钟和精确的相位可调 SYSREF 同步信号。 低偏移输出、低器件间偏移特性和快速输出上升/下降时间有助于系统设计实现跨器件的确定性时钟和 SYSREF 相位关系。
该器件将输入时钟(CLK)和 JESD204B SYSREF 信号(REF)分配到四个扇出通道。 输入时钟信号可以进行分频,并扇出到多个时钟(QCLK_y)和 SYSREF(QREF_r)输出。 可配置的相位延迟电路可用于时钟和 SYSREF 信号。 所有信号路径中的传播延迟都是完全确定的,以支持一个器件内时钟和 SYSREF 信号之间的固定相位关系。 该器件可辅助实现器件内部分频器之间以及多个器件之间的同步,消除分频器在电源和配置周期之间引入的相位模糊性。