特性
- Integrated SAW delay line
- Output of 15 to 700 MHz *
- Low phase jitter < 0.5 ps rms typical (12kHz to 20MHz or 50Hz to 80MHz)
- Pin-selectable PLL divider ratios support 64b/66b and FEC encoding/decoding ratios:
- - M2053: Map 10GbE to 66B/64B or 255/238 FEC
- Scalable dividers provide further adjustment of loop bandwidth as well as jitter tolerance
- LVPECL clock output (CML and LVDS options available)
- Reference clock inputs support differential LVDS, LVPECL, as well as single-ended LVCMOS, LVTTL
- Loss of Lock (LOL) output pin
- Narrow Bandwidth control input (NBW Pin)
- Hitless Switching (HS) options with or without Phase Build-out (PBO) available
- performance conforms with SONET (GR-253) /SDH (G.813) MTIE and TDEV during reference clock reselection
- Single 3.3V power supply
- Small 9 x 9 mm SMT (surface mount) package
描述
The M2053 is a VCSO (Voltage Controlled SAW Oscillator) based clock PLL designed for FEC clock ratio translation in 10Gb optical systems such as 10GbE 64b/66b. It supports both mapping and de-mapping of 64b/66b encoding and FEC (Forward Error Correction) clock multiplication ratios. The ratios are pin-selected from pre-programming look-up tables.
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| Part Number | Status | Samples | Stock | Package | Lead Count (#) | Temp. Grade | Pb (Lead) Free | Carrier Type |
|---|---|---|---|---|---|---|---|---|
| M2053-11-644.5313 | Obsolete | N/A | Out of Stock | CLCC | 36# | C | Yes | Tube |
| M2053-11-644.5313T | Obsolete | N/A | Out of Stock | CLCC | 36# | C | Yes | Reel |
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- 产品变更通告英语PDF 361 KB 7WDXRDKU4E7E-5-55130 2013年3月24日
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- 产品变更通告英语PDF 361 KB 7WDXRDKU4E7E-5-55130 2013年3月24日
产品通告（产品变更、EOL 等） (2)
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