特性
- 符合 PCIe Gen 1-7 标准
- 2：4 多路复用器或两个 2 路输出缓冲器选项
- 驱动源端接和双端接负载
- 可选 34Ω、85Ω 和 100Ω 输出阻抗
- 掉电耐受 （PDT）
- 灵活的启动時序 （FSS）
- 自动时钟停车 （ACP）
- 专用 OE# 引脚用于控制组输出
- 4mm × 4mm 28-VFQFPN 封装
RC193xx 框图
描述
RC19304 是一款1.8V的 2 : 4 PCIe Gen7 多路复用器，向下兼容早期 PCIe 产品。 RC19304 提供超低的附加抖动並減少輸入對輸出的 延迟性能時間，以获得更好的设计裕量并结合了多种功能，可实现更簡單和稳健的设计。
产品参数
| 属性 | 值 |
|---|---|
| Diff. Outputs | 4 |
| Diff. Output Signaling | LP-HCSL |
| Output Freq Range (MHz) | 1 - 400 |
| Diff. Inputs | 1 |
| Power Consumption Typ (mW) | 391 |
| Supply Voltage (V) | 1.8 - 1.8 |
| Output Type | LP-HCSL |
| Battery Backup | No |
| Battery Seal | No |
| CPU Supervisory Function POR | No |
| Crystal Frequency Trimming | No |
| Frequency Out Pin | No |
| Inputs (#) | 1 |
| Input Freq (MHz) | 1 - 400 |
| Adjustable Phase | No |
| Channels (#) | 2 |
| Additive Phase Jitter Typ RMS (fs) | 42.8 |
| Function | Multiplexer |
| Input Type | LVDS, HCSL |
| Output Banks (#) | 2 |
| Core Voltage (V) | 1.8 |
| Output Voltage (V) | 0.8 |
| Product Category | PCI Express Clocks |
封装选项
| Pkg. Type | Pkg. Dimensions (mm) | Lead Count (#) | Pitch (mm) |
|---|---|---|---|
| VFQFPN | 4.0 x 4.0 x 0.9 | 28 | 0.4 |
应用
- 云和高性能计算
- nVME 存储
- 网络
- 加速器
| 器件号 | 状态 | 样品 | 库存 | 封装 | 预算价格（美元） | Lead Count (#) | Carrier Type | Moisture Sensitivity Level (MSL) | Qty. per Reel (#) | Qty. per Carrier (#) | Pb (Lead) Free | Pb Free Category | Temp. Range (°C) | Country of Assembly | Country of Wafer Fabrication |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| RC19304A001GNL#BB0 | Active | Available | 缺货 | VFQFPN | 1ku | $2.15 | 28# | Tray | 1 | 0 | 490# | Yes | e3 Sn | -40 to 105°C | TAIWAN | SINGAPORE |
| RC19304A001GNL#KB0 | Active | N/A | 缺货 | VFQFPN | 1ku | $2.15 | 28# | Reel | 1 | 2500# | 0 | Yes | e3 Sn | -40 to 105°C | TAIWAN | SINGAPORE |
| RC19304AGNL#BB0 | Active | Available | 缺货 | VFQFPN | 1ku | $2.15 | 28# | Tray | 1 | 0 | 490# | Yes | e3 Sn | -40 to 105°C | TAIWAN | SINGAPORE |
| RC19304AGNL#KB0 | Active | N/A | 缺货 | VFQFPN | 1ku | $2.15 | 28# | Reel | 1 | 2500# | 0 | Yes | e3 Sn | -40 to 105°C | TAIWAN | SINGAPORE |
加载中
请登录后开启订阅
- 应用说明英语PDF 2.66 MB R31AN0080EU0102 Rev.1.02 2026年6月02日AI 生成的摘要: Layout recommendations focus on PCIe Buffer/Mux devices across several families, emphasizing optimal PCB layer stack-up, trace sizing, and signal routing. Key points include using microstrip impedance calculations and tools like Polar Instruments for trace design, following common layout rules such as avoiding right-angle bends, and ensuring proper power supply, clocking, EMI-EMC, and thermal layouts. The document provides detailed guidance on signal integrity, current return paths, crosstalk reduction, and EPAD thermal management to enhance PCIe timing device performance.
- 数据手册英语RC193xx DatasheetRECOMMENDEDPDF 766 KB R31DS0210EU0106 Rev.1.06 2026年5月11日The RC193xx (RC19302, RC19304, RC19308) ultra-high performance clock muxes support PCIe Gen 1-7, and provide a Loss-Of-Signal (LOS) output for system monitoring and redundancy. The devices also incorporate Power Down Tolerance (PDT), Flexible Power Sequencing (FPS), and Automatic Clock Parking (ACP) features, easing system design. They can drive both source-terminated and double-terminated loads, operating up to 400MHz. This document describes the main design and operational characteristics for RC193xx devices, including pin information, specifications, applications information, and packaging.
- 应用说明英语PDF 431 KB 7WDXRDKU4E7E-5-59216 2023年12月06日
- 白皮书英语PDF 1.35 MB 7WDXRDKU4E7E-6-61930 2020年8月05日As PCIe data rates increase and jitter budgets tighten, accurately measuring reference clock jitter becomes more challenging. This paper examines how intrinsic jitter in test setups impacts measurement accuracy and compares results from Phase Noise Analyzers and digital sampling oscilloscopes. It also explores methods to isolate and correct for intrinsic jitter using noiseless PCIe Gen5 clock sources and real-world components such as fan-out buffers and clock generators.
- 应用说明英语PDF 495 KB 7WDXRDKU4E7E-5-57312 2014年5月12日
- 应用说明英语PDF 160 KB 7WDXRDKU4E7E-5-57287 2014年5月06日
- 数据手册英语RC193xx DatasheetRECOMMENDEDPDF 766 KB R31DS0210EU0106 Rev.1.06 2026年5月11日The RC193xx (RC19302, RC19304, RC19308) ultra-high performance clock muxes support PCIe Gen 1-7, and provide a Loss-Of-Signal (LOS) output for system monitoring and redundancy. The devices also incorporate Power Down Tolerance (PDT), Flexible Power Sequencing (FPS), and Automatic Clock Parking (ACP) features, easing system design. They can drive both source-terminated and double-terminated loads, operating up to 400MHz. This document describes the main design and operational characteristics for RC193xx devices, including pin information, specifications, applications information, and packaging.
推荐文档 (1)
- 数据手册英语RC193xx DatasheetRECOMMENDEDPDF 766 KB R31DS0210EU0106 Rev.1.06 2026年5月11日The RC193xx (RC19302, RC19304, RC19308) ultra-high performance clock muxes support PCIe Gen 1-7, and provide a Loss-Of-Signal (LOS) output for system monitoring and redundancy. The devices also incorporate Power Down Tolerance (PDT), Flexible Power Sequencing (FPS), and Automatic Clock Parking (ACP) features, easing system design. They can drive both source-terminated and double-terminated loads, operating up to 400MHz. This document describes the main design and operational characteristics for RC193xx devices, including pin information, specifications, applications information, and packaging.
数据手册 (1)
No Results Found.
检查拼写
确保所有关键词拼写正确。
确保所有关键词拼写正确。
调整关键词
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
查看筛选器
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
需要帮助？
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
- 应用说明英语PDF 2.66 MB R31AN0080EU0102 Rev.1.02 2026年6月02日AI 生成的摘要: Layout recommendations focus on PCIe Buffer/Mux devices across several families, emphasizing optimal PCB layer stack-up, trace sizing, and signal routing. Key points include using microstrip impedance calculations and tools like Polar Instruments for trace design, following common layout rules such as avoiding right-angle bends, and ensuring proper power supply, clocking, EMI-EMC, and thermal layouts. The document provides detailed guidance on signal integrity, current return paths, crosstalk reduction, and EPAD thermal management to enhance PCIe timing device performance.
- 应用说明英语PDF 431 KB 7WDXRDKU4E7E-5-59216 2023年12月06日
- 白皮书英语PDF 1.35 MB 7WDXRDKU4E7E-6-61930 2020年8月05日As PCIe data rates increase and jitter budgets tighten, accurately measuring reference clock jitter becomes more challenging. This paper examines how intrinsic jitter in test setups impacts measurement accuracy and compares results from Phase Noise Analyzers and digital sampling oscilloscopes. It also explores methods to isolate and correct for intrinsic jitter using noiseless PCIe Gen5 clock sources and real-world components such as fan-out buffers and clock generators.查看更多 (10)
应用说明和白皮书 (10)
No Results Found.
检查拼写
确保所有关键词拼写正确。
确保所有关键词拼写正确。
调整关键词
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
查看筛选器
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
需要帮助？
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
检查拼写
确保所有关键词拼写正确。
确保所有关键词拼写正确。
调整关键词
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
查看筛选器
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
需要帮助？
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
检查拼写
确保所有关键词拼写正确。
确保所有关键词拼写正确。
调整关键词
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
查看筛选器
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
需要帮助？
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
原理图和设计文件 (1)
No Results Found.
检查拼写
确保所有关键词拼写正确。
确保所有关键词拼写正确。
调整关键词
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
查看筛选器
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
需要帮助？
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
检查拼写
确保所有关键词拼写正确。
确保所有关键词拼写正确。
调整关键词
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
查看筛选器
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
需要帮助？
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
检查拼写
确保所有关键词拼写正确。
确保所有关键词拼写正确。
调整关键词
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
查看筛选器
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
需要帮助？
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
营销资料 (1)
No Results Found.
检查拼写
确保所有关键词拼写正确。
确保所有关键词拼写正确。
调整关键词
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
查看筛选器
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
需要帮助？
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
No Results Found.
检查拼写
确保所有关键词拼写正确。
确保所有关键词拼写正确。
调整关键词
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
查看筛选器
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
需要帮助？
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
加载中
筛选
当前筛选条件
软件与工具
按类型筛选
按供应商筛选
样例程序
按应用筛选
按功能筛选
按编译器筛选
按 IDE 筛选
模拟模型
Partner Solutions
No Results Found.
检查拼写
确保所有关键词拼写正确。
确保所有关键词拼写正确。
调整关键词
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
查看筛选器
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
需要帮助？
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
软件与工具 (1)
No Results Found.
检查拼写
确保所有关键词拼写正确。
确保所有关键词拼写正确。
调整关键词
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
查看筛选器
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
需要帮助？
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
模拟模型 (2)
No Results Found.
检查拼写
确保所有关键词拼写正确。
确保所有关键词拼写正确。
调整关键词
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
查看筛选器
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
如果您使用了筛选器，请考虑取消选择某些筛选器选项以扩大搜索结果。
需要帮助？
- 搜索我们丰富的知识库，帮助您解答常见问题
- 前往支持论坛，获取瑞萨电子技术专家和社群的帮助
The RC family consists of PCIe Gen7 clock buffer and multiplexer solutions, providing the industry's smallest and most compact footprint.
A detailed overview of IDT's full-featured PCI Express (PCIe) clock and timing solutions. The presentation addresses PCIe Gen 1, Gen 2, Gen 3, and Gen 4 architectures and how IDT's industry-leading solutions provide all the functions, features, and performance required by the application.
Presented by Ron Wade, System Architect at IDT. For more information visit the PCIe clocks page.
A brief overview of the PCI Express common clock (CC) jitter model, and the transfer functions as they relate to the timing PLLs. This model applies to PCI Express (PCIe) Gen 2, Gen 3, Gen 4 and Gen 5. The equations would be slightly different for other PCIe architectures, such as SRIS, SRnS, or data clocked.
Presented by Ron Wade, system architect at IDT (acquired by Renesas). For more information about Renesas's PCIe timing solutions, visit the PCI Express (PCIe) Clocks page.
This video compares PCIe Gen3–7 common clock jitter filters with a typical 12kHz to 20MHz plot to highlight the differences in filtering approaches.
