特性
- Two timing channels and six independent frequency domains
- Output jitter below 100fs RMS
- Digital PLLs (DPLLs) lock to any frequency from 0.5kHz to 1GHz
- DPLLs/Digitally Controlled Oscillators (DCOs) generate any frequency from 0.5Hz to 1GHz
- DCO outputs can be aligned in phase and frequency with the outputs of any DPLL or DCO
- Can be used as a jitter attenuator, clock generator, or synchronizer
- Reference monitors qualify/disqualify references depending on LOS, activity, frequency monitoring, and/or LOS input pins
- Automatic reference selection state machines select the active reference for each DPLL based on the reference monitors, priority tables, revertive/non-revertive, and other programmable settings
- Device requires a crystal oscillator or fundamental-mode crystal: 25MHz to 54MHz
- The device can configure itself automatically after reset via:
- Internal customer-programmable one-time programmable (OTP) memory
- Standard external I²C EPROM via separate I²C Master Port
RC32112A - Block Diagram
描述
The RC32112A regenerates and distributes ultra-low jitter clock outputs and features up to six independent frequency domains that can be either locked to the external reference clock or locked to a free-run crystal or oscillator. Digital PLLs (DPLLs) support hitless reference switching between references from redundant timing sources. The device supports multiple independent timing channels for IEEE 1588 clock synthesis, SyncE clock generation, jitter attenuation, and radio clock generation including SYSREF generation for converters. Input-to-input, input-to-output, and output-to-output phase skew can all be precisely managed. The device outputs ultra-low jitter clocks that can directly synchronize SerDes running at up to 56Gbps; as well as CPRI/OBSAI, SONET/SDH ADC/DAC. The device is ideal for use in 100G/200G/400G/800G telecom switch line cards, fabric cards, and wireless small cell applications.
产品参数
| 属性 | 值 |
|---|---|
| Product Category | Jitter Attenuators |
| Part Number | Status | Samples | Longevity | Stock | Package | Lead Count (#) | Carrier Type | Moisture Sensitivity Level (MSL) | Pb (Lead) Free | Pb Free Category | Temp. Range (°C) |
|---|---|---|---|---|---|---|---|---|---|---|---|
| RC32112A000GN2#BB0 | Active | Available | 2040 Apr | Out of Stock | VFQFPN | 72# | Tray | 3 | Yes | e3 Sn | -40 to 85°C |
| RC32112A000GN2#KB0 | Active | N/A | 2040 Apr | Out of Stock | QFN | 72# | Tape & Reel | Yes | -40 to +85°C |
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- 应用说明英语PDF 354 KB 2020年11月04日AI 生成的摘要: The document explains methods to change DPLL settings during a reference switch in ClockMatrix devices. It covers using predefined configurations for two references, enabling automatic switching without manual register writes, and manual register write methods for more than two configurations. Key parameters include loop bandwidth, damping factor, phase slope limiting, and lock criteria. The procedure involves placing the DPLL in holdover mode, updating settings, switching references, and re-locking. Examples demonstrate configurations for various input frequencies and standards like GNSS, SyncE, and PTP clocks, emphasizing stable switching without output glitches.
- 应用说明英语PDF 390 KB 2020年6月01日AI 生成的摘要: The document explains the mapping between input clock pins (CLK, nCLK, and GPIO) and internal clock names used by firmware in the ClockMatrix 8A34001 device. It details how multiplexors route clock signals from pins to functional blocks and how clock names vary based on configuration. Each clock input pair can function as differential or single-ended clocks, with GPIO pins serving as alternate inputs. The document includes tables listing clock names, pin assignments, and register controls for clock routing, alongside a signal routing diagram. It also references related datasheets and programming guides for further configuration details.
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- 应用说明英语AI 生成的摘要: Internal feedback aligns two DPLLs in frequency and phase with minimal internal delay, while external feedback compensates for trace delays in zero-delay phase locked loop applications. Combining internal feedback and Output TDC enables multi-channel alignment at 1PPS beyond the two combo source limit. Internal feedback configuration disables reference selection per channel and is set via GUI or registers, with specific register fields controlling feedback source and enablement.
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Introducing the IDT ClockMatrix™ family of devices - high-performance, precision timing solutions designed to simplify clock designs for applications with up to 100 Gbps interface speeds.
They can be used anywhere in a system to perform critical timing functions, such as clock generation, frequency translation, jitter attenuation and phase alignment. A range of devices in the family support BBU, OTN, SyncE, synthesizer and jitter attenuator applications with several density options for each.
