特性
- Phase-Lock Loop Clock Distribution for Synchronous DRAM applications
- Distributes one clock input to one bank of ten outputs
- External feedback (FBIN) pin is used to synchronize the outputs to the clock input signal
- Operates at 3.3V VDD
- tpd Phase Error at 166MHz: < ±150ps
- Jitter (peak-to-peak) at 166MHz: < ±75ps @ 166MHz
- Spread Spectrum Compatible
- Operating frequency 50MHz to 175MHz
描述
3.3V Phase lock loop, 1:10 Clock driver, zero delay buffer. With the 74ALVCF162835A provides a complete solution for PC-100 and PC-133 SDRAM solutions.
| Part Number | Status | Samples | Stock | Package | Lead Count (#) | Temp. Grade | Pb (Lead) Free | Carrier Type |
|---|---|---|---|---|---|---|---|---|
| CSP2510DPG | Obsolete | N/A | Out of Stock | TSSOP | 24# | C | No | Tube |
| CSP2510DPG8 | Obsolete | N/A | Out of Stock | TSSOP | 24# | C | No | Reel |
| CSP2510DPGG | Obsolete | N/A | Out of Stock | TSSOP | 24# | C | Yes | Tube |
| CSP2510DPGG8 | Obsolete | N/A | Out of Stock | TSSOP | 24# | C | Yes | Reel |
| CSP2510DPGGI | Obsolete | N/A | Out of Stock | TSSOP | 24# | I | Yes | Tube |
| CSP2510DPGGI8 | Obsolete | N/A | Out of Stock | TSSOP | 24# | I | Yes | Reel |
| CSP2510DPGI | Obsolete | N/A | Out of Stock | TSSOP | 24# | I | No | Tube |
| CSP2510DPGI8 | Obsolete | N/A | Out of Stock | TSSOP | 24# | I | No | Reel |
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