特性
- Frequency range: 15MHz to 2100MHz
- Output types: CML, LVDS, LVPECL, HCSL
- Phase jitter (12kHz to 20MHz): 120fs typical
- Supply voltage: 1.8V, 2.5V, or 3.3V
- Package options:
- 3.2mm × 2.5mm × 1.0mm
- 5.0mm × 3.2mm × 1.2mm
- 7.0mm × 5.0mm × 1.8mm
- Frequency stability: ± 25ppm
- Operating temperatures: -40 °C to +85 °C
- Frequency stability: ± 50ppm
- Operating temperatures: -40 °C to +105 °C
描述
The XP is a quartz-based PLL clock oscillator family with <150fs phase jitter. It is ideal for enterprise-level equipment that demand very low noise, stable, and accurate timing/clock sources. The XP quartz-based PLL oscillator's key focus is on noise reduction technologies. Typical phase jitter is 120fs over 12kHz to 20MHz bandwidth. The devices are available in a wide frequency range from 15MHz to 2100MHz.
Short lead time, low noise, wide frequency range, excellent ambient performance, and very little engineering effort to incorporate this into your design make the XP family an excellent choice over conventional technologies. The XP family has stabilities as tight as ±25ppm for -40 °C to +85 °C and ±50ppm for -40 °C to +105 °C. This XP family provides extremely quick delivery for both standard and custom frequencies.
试用自定义部件配置工具。
产品参数
| 属性 | 值 |
|---|---|
| Function | XO |
| Output Type | CML, LVDS, LVPECL, HCSL, LVDS, HCSL, LVPECL, LVDS, CML, HCSL |
| Output Freq Range (MHz) | 15 - 2100 |
| Supply Voltage (V) | 1.8 - 1.8, 2.5 - 2.5, 3.3 - 3.3 |
| Phase Jitter Max RMS (ps) | 0.15 |
| Freq. Stability Total (± PPM) | 25, 50 |
| Temp. Range (°C) | -40 to +105°C, -40 to 85°C |
| Product Category | Crystal Oscillators |
封装选项
| Pkg. Type | Pkg. Dimensions (mm) | Lead Count (#) | Pitch (mm) |
|---|---|---|---|
| — | 5.0 × 3.2 × 1.2 | — | — |
| — | 3.2 × 2.5 × 1.0 | — | — |
| CLCC | 7.0 x 5.0 x 1.7 | 8 | 2.54 |
试用自定义部件配置工具。
| Part Number | Status | Samples | Longevity | Stock | Package | Budgetary Price (USD) | Lead Count (#) | Carrier Type | Moisture Sensitivity Level (MSL) | Output Type | Output Freq (MHz) | Pkg. Dimensions (mm) | Freq. Stability Total (± PPM) | Pitch (mm) | Reel Size (in) | Supply Voltage (V) | Pb (Lead) Free | Pb Free Category | Temp. Range (°C) | Country of Assembly | Country of Wafer Fabrication |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| XPC736156.250000I | Active | Available | 2040 Apr | In Stock | CLCC | 1ku | $5.49 | 8# | Reel | 1 | CML, LVDS, LVPECL, HCSL | 156.25MHz | 7.0 x 5.0 x 1.7 | 25± PPM | 2.54mm | 7in | 3.3 - 3.3 | Yes | e4 Au | -40 to 85°C | TAIWAN | TAIWAN |
| XPP736156.250000I | Active | Available | 2040 Apr | In Stock | CLCC | 1ku | $5.49 | 8# | Reel | 1 | LVPECL, LVDS, CML, HCSL | 156.25MHz | 7.0 x 5.0 x 1.7 | 25± PPM | 2.54mm | 7in | 3.3 - 3.3 | Yes | e4 Au | -40 to 85°C | TAIWAN | TAIWAN |
| XPP736312.500000I | Active | Available | 2040 Apr | In Stock | CLCC | 1ku | $5.49 | 8# | Reel | 1 | LVPECL, LVDS, CML, HCSL | 312.5MHz | 7.0 x 5.0 x 1.7 | 25± PPM | 2.54mm | 7in | 3.3 - 3.3 | Yes | e4 Au | -40 to 85°C | TAIWAN | TAIWAN |
| XPP736625.000000I | Active | Available | 2040 Apr | Out of Stock | CLCC | 1ku | $5.49 | 8# | Reel | 1 | LVPECL, LVDS, CML, HCSL | 625MHz | 7.0 x 5.0 x 1.7 | 25± PPM | 2.54mm | 7in | 3.3 - 3.3 | Yes | e4 Au | -40 to 85°C | TAIWAN | TAIWAN |
| XPxxxxxxx.xxxxxxx1 | Preview | N/A | 2040 Apr | Out of Stock | Package | LVDS, HCSL | 5.0 × 3.2 × 1.2 | 50± PPM | 1.8 - 1.8, 2.5 - 2.5 | -40 to +105°C | |||||||||||
| XPxxxxxxx.xxxxxxx2 | Preview | N/A | 2040 Apr | Out of Stock | Package | LVDS, HCSL | 3.2 × 2.5 × 1.0 | 50± PPM | 1.8 - 1.8, 2.5 - 2.5 | -40 to +105°C | |||||||||||
| XPL536800.000000I | Last Time Buy | N/A | 2040 Apr | Out of Stock | CLCC | 1ku | $5.49 | 8# | Reel | 1 | LVDS | 800MHz | 5.0 x 3.2 x 1.1 | 25± PPM | 1.27mm | 13in | 3.3 - 3.3 | Yes | e4 Au | -40 to 85°C | TAIWAN | TAIWAN |
| XPP536156.250000I | Last Time Buy | N/A | 2040 Apr | Out of Stock | CLCC | 1ku | $5.49 | 8# | Reel | 1 | LVPECL | 156.25MHz | 5.0 x 3.2 x 1.1 | 25± PPM | 1.27mm | 13in | 3.3 - 3.3 | Yes | e4 Au | -40 to 85°C | TAIWAN | TAIWAN |
| XPP536312.500000I | Last Time Buy | N/A | 2040 Apr | Out of Stock | CLCC | 1ku | $5.49 | 8# | Reel | 1 | LVPECL | 312.5MHz | 5.0 x 3.2 x 1.1 | 25± PPM | 1.27mm | 13in | 3.3 - 3.3 | Yes | e4 Au | -40 to 85°C | TAIWAN | TAIWAN |
| XPP536625.000000I | Last Time Buy | N/A | 2040 Apr | Out of Stock | CLCC | 1ku | $5.49 | 8# | Reel | 1 | LVPECL | 625MHz | 5.0 x 3.2 x 1.1 | 25± PPM | 1.27mm | 13in | 3.3 - 3.3 | Yes | e4 Au | -40 to 85°C | TAIWAN | TAIWAN |
- 应用说明英语PDF 1.53 MB R31AN0034EU0102 Rev.1.02 2025年10月21日AI 生成的摘要: PLL loop filter design involves selecting component values to ensure stable operation and optimized phase noise. The loop bandwidth depends on parameters like charge pump current, VCO gain, and feedback divider. Second and third order passive loop filters are common, with specific calculations for cutoff, zero, and pole frequencies guiding component selection. Proper tuning of loop bandwidth enhances PLL stability and phase noise performance, demonstrated through lab experiments and calculation examples.
- 指南英语PDF 436 KB R31AN0001EU0102 Rev.1.02 2025年3月24日
- 产品变更通告英语PDF 105 KB 2020年7月02日
推荐文档 (1)
数据手册 (9)
- 指南英语PDF 436 KB R31AN0001EU0102 Rev.1.02 2025年3月24日
- 指南英语XLS 3.38 MB 7WDXRDKU4E7E-5-61626 2017年5月04日
手册和指南 (4)
- 应用说明英语PDF 1.53 MB R31AN0034EU0102 Rev.1.02 2025年10月21日AI 生成的摘要: PLL loop filter design involves selecting component values to ensure stable operation and optimized phase noise. The loop bandwidth depends on parameters like charge pump current, VCO gain, and feedback divider. Second and third order passive loop filters are common, with specific calculations for cutoff, zero, and pole frequencies guiding component selection. Proper tuning of loop bandwidth enhances PLL stability and phase noise performance, demonstrated through lab experiments and calculation examples.
应用说明和白皮书 (1)
- 产品变更通告英语PDF 105 KB 2020年7月02日
产品通告(产品变更、EOL 等) (2)
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器,请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库,帮助您解答常见问题
- 前往支持论坛,获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器,请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库,帮助您解答常见问题
- 前往支持论坛,获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器,请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库,帮助您解答常见问题
- 前往支持论坛,获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器,请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库,帮助您解答常见问题
- 前往支持论坛,获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器,请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库,帮助您解答常见问题
- 前往支持论坛,获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器,请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库,帮助您解答常见问题
- 前往支持论坛,获取瑞萨电子技术专家和社群的帮助
- 概览英语PDF 525 KB R31DS0080EU0100 Rev.1.00 2023年10月03日
营销资料 (1)
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器,请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库,帮助您解答常见问题
- 前往支持论坛,获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器,请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库,帮助您解答常见问题
- 前往支持论坛,获取瑞萨电子技术专家和社群的帮助
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器,请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库,帮助您解答常见问题
- 前往支持论坛,获取瑞萨电子技术专家和社群的帮助
Renesas Boards & Kits
Evaluation Board for XP Family Quartz-based PLL Oscillators
This is the evaluation board for the XP family field adjustable oscillator. With RMS phase jitter of less than 150fs over the full 12kHz to 20MHz integration range, the device meets the stringent jitter requirements 100G and 400G applications.
筛选
当前筛选条件
软件与工具
按类型筛选
按供应商筛选
样例程序
按应用筛选
按功能筛选
按编译器筛选
按 IDE 筛选
模拟模型
Partner Solutions
- 解决方案工具包中文这款功能强大的云端工具让您可以全天候都能对瑞萨电子主要的时钟系列(包括 VersaClock®、FemtoClock™ 和 ProXO)进行实时的相位噪声测量。
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器,请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库,帮助您解答常见问题
- 前往支持论坛,获取瑞萨电子技术专家和社群的帮助
- 解决方案工具包中文这款功能强大的云端工具让您可以全天候都能对瑞萨电子主要的时钟系列(包括 VersaClock®、FemtoClock™ 和 ProXO)进行实时的相位噪声测量。
软件与工具 (2)
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器,请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库,帮助您解答常见问题
- 前往支持论坛,获取瑞萨电子技术专家和社群的帮助
模拟模型 (1)
No Results Found.
确保所有关键词拼写正确。
尝试使用更少、不同或更宽泛的词语来改变搜索结果。
如果您使用了筛选器,请考虑取消选择某些筛选器选项以扩大搜索结果。
- 搜索我们丰富的知识库,帮助您解答常见问题
- 前往支持论坛,获取瑞萨电子技术专家和社群的帮助
The XF and XP family of field-programmable clock oscillators (XOs) are optimized for use data centers, optical and wireline communication network, and industrial level equipment that demands very low noise, stable, and accurate timing/clock sources. These devices are single-output clock oscillators with an integrated resonator that utilizes a proprietary ASIC with a key focus on reduction in phase noise and phase jitter. Typical phase jitter is 120fs over 12kHz to 20MHz bandwidth. These chips are available in a wide frequency range from 15MHz to 2100MHz.
A brief overview of the features and benefits of IDT's (acquired by Renesas) ProXO family clock oscillators. These clock oscillators offer designers a reliable on-time, timing solution. Short lead-time, low noise, wide frequency range, excellent temperature versus frequency performance, and very little engineering effort for design in, makes them an excellent choice over conventional technology solutions. The clock oscillator families have stabilities as tight as ±20ppm, a range of phase jitter options, and temperature capabilities up to +105°C. These devices also offer extremely quick delivery for both standard and custom frequencies (16kHz to 2.1GHz).
IDT provides a brief overview of the timing solutions optimized for various configurations using the NXP (Freescale) QorIQ / Layerscape processors.
IDT provides a brief tutorial on the timing solutions required for NXP (Freescale) QorIQ / Layerscape processor-based systems.
Presented by Ron Wade, PCI Express timing expert.
Learn about how the ProXO2 family delivers the industry’s smallest package and uncompromised performance at 55fs typical phase jitter.
新闻和博客
支持社区
-
N2L XPI例程内存映射模式读取数据错误
如图,读取数据前面几位都对,到第三位读出来就错了。使用IAR的memory窗口监控是正确的。 外部FLASH用的SOP-8的华邦W25Q。期待好心 ...
2025年7月10日 -
RA6m3 OTA boot to APP
需要请教二个问题: 1、为啥我修改了heap size大小后,一直再文件系统报错。 如果改回来为0,没有这个问题出现。 问题2: 文件系 ...
2023年10月5日 -
关于plt的问题
由于这里不能用图片,所以我把问题写在了附件《关于plt的问题 20161122》中,请查阅。 谢谢!
2016年11月22日